DRAM 구조

<DRAM 제작의 재료>

• Wafer : Single Crystalline Si

• chip

- 웨이퍼 위 전자 회로가 새겨진 얇고 작은 조각으로, IC 칩이 되는 부분

• scribe lane

- chip 사이의 경계로, 아무 전자 회로가 없는 부분

- 웨이퍼를 개개의 칩으로 나누기 위한 분리 경계선

• flat zone

- 웨이퍼의 구조를 판별하기 위해 웨이퍼의 한 부분을 평평하게 만드는 것

(∵ 웨이퍼의 결정 구조는 눈으로 식별이 불가능하기 때문)

• shot

- shot 단위로 웨이퍼의 구획을 나눔

(∵ shot 단위로 불량이 발생하는 경우 많음)

- 웨이퍼의 가장자리 shot에서 불량률이 높음

(∵ 이 부분에서 공정 중 stress가 발생할 가능성이 크기 때문)

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<DRAM chip의 구조>

[2D]

• 주변 회로(peripheral)

- 칩의 동작을 위해 필요한 회로를 통칭

- 칩 중앙부를 제외한 나머지 가로와 세로 라인에 있는 회로

- 각종 제어 회로, 입출력 패드(I/O pad), 전원 생성 회로(Power), 주소(Address)를 제어하는 행/열 디코더(decorder)등

- peri의 "초록색 사각형" 부분은 chip에서 외부 신호를 연결하기 위한 부분

• decorder

외부에서 주어진 주소를 변환하여 특정 cell 주소를 선택하도록 제어하는 회로

 

• 뱅크(bank)

- DRAM cell의 저장소들의 배열인 'cell array'와, 저장소의 직접적 제어 및 저장된 값을 읽는데 필요한 회로인 'core 회로(cell matrix)'로 구성

- 하나의 box는 1M(10^6개)의 cell로 배열

- 하나의 bank는 1G의 cell로 배열

• core 회로 

1) WL(wordline)

Switch를 on/off하는 역할

2) SWD(Sub-Wordline Driver)

행 decorder에서 신호를 받아 해당 bank 내 cell array의 WL에 고전압을 인가하여 WL을 선택, 해당 MOSFET이 on될 수 있도록 하는 역할

3) BL(Bit line)

data를 넣고 빼는 역할

4) BLSA(Bit line sense amplifier)

BL과 /BL 사이의 미세한 전압 차이를 감지하고, 논리 '1'과 논리 '0'으로 증폭시키는 역할

5) SH(Sub-Hole Control)

SWD와 BLSA가 교차하는 부분의 공간에 위치하며, S/A의 드라이버와 IO switch가 포함

 

[3D]

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<반도체 소자의 종류>

1) PN junction

주로 전기적 절연에 사용

2) MOS-C(Capacitor)

전하의 저장

3) MOSFET(Transistor)

Source와 Drain 사이의 Current를 Gate를 통해 On/Off하는 switch 역할

=> gate의 Vt에 따라서 cap에 전하를 채워서 0,1 구분

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