High-K

<EOT(Equivalent Oxide Thickness)>

- D램 셀(Cell)의 크기가 미세화

→ D램 셀 캐퍼시터(Capacitor)의 면적은 작아지더라도 요구되는 정전 용량(Capacitance)*은 유지해야 하는 기술적 한계 발생

→ 해결방안) 높은 유전상수(K)와 낮은 누설 전류 특성을 가진 초박막 유전체(Dielectric, DE) 개발

- 기존 실리콘 산화막(SiO2)과 동일한 정전 용량을 가질 때의 고유전율(high-k) 재료의 두께

- 기존 SiO2 대비 고유전율(high-k) 물질이 어느 정도의 두께를 가지는지 가늠하기 위해 사용

⇒ 캐패시턴스가 같아도 SiO2와 high-k 물질의 k값이 다르기 때문에, high-K물질로 대체하면 더 두껍게 쌓을 수 있음

→ 절연 효과가 좋아짐

소비 전력 감소

<High-K>

1. 높은 유전 상수
2. Si와의 열역학적 안정성

⇒ High-K는 Si 기판과 반응해 SiO2를 형성하기 쉬움

→ 저유전율 박막과 High-k 박막이 직렬 capaticance를 이루기때문에 소자의 특성 저하

3. 1000도까지 안정적이여야 함

4. 누설전류를 줄이기 위한 넓은 Bandgap E

5. 양호한 전기적 특성을 가지는 계면

6. 낮은 결함 농도

⇒ 포획 전자는 전자 상태를 산란시켜 mobility를 낮춤

- Si 표면의 defect로 인한 상당한 트랩과 전하 발생

→ 이동도 저하

- 해결방안

⇒ Interface engineering : interfacial SiO2 engineering

oxidation을 통하여 SiOx 막 형성

<oxide charges(박막 내 charge)>
1. Interface trapped charge

Si-SiO2계면에 Si 금지대에 존재하는 E state에 존재

⇒ Sol) H2 어닐링을 통해 줄일 수 있음
2.oxide trapped charge

ion이나 photon irradiation에 의해 발생하는 oxide내에 전자나 정공 trap

⇒ Sol) 낮은 온도에서의 어닐링을 통해 줄일 수 있음
3. Fixed oxide charge

표면으로부터 30옴스트롱의 범위에 positive charge로 존재
4. mobile ionic charge

사람에 의해 Na+ 또는 K+ 이온성분이 소자에 들어갈 경우 C-V 곡선의 변화를 야기

⇒ Sol) VLSI공정으로 제거 가능

semimentor