문턱전압조절

<문턱 전압 식>

1. Φms

metal과 semiconductor의 workfunction차이로 인해 발생

-> 게이트 전극 종류에 따라 조절 가능

2. ΦF

Ei와 Ef의 차이

-> 기판 도핑 방법에 따라 조절 가능

3. Qi

effective interface charge

-> 적절한 산화 방법 또는 Si 결정 방향에 따라 조절 가능

4. Qd

depletion charge (qNaW)

-> 기판 도핑 정도에 따라 조절 가능

5. Ci

절연체의 캐패시턴스

-> 절연층 두께와 유전상수에 따라 조절 가능

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<게이트 전극 선정>

[Aluminum Gate]

- 1960년대 초창기 MOSFET에서 사용

- Gate를 낮은 녹는점을 가진 Al로 제작

-> 도핑이 완료된 후, Gate를 증착

=> self-alinged source/drain 형성에 적합하지 않음

 

self - aligned Gate

게이트 전극을 소스 및 드레인 영역의 도핑을 위한 마스크로 사용하는 트랜지스터 제조 방식

=> self - alinged를 하지 않은 경우

​

[n+ poly-Si Gate]

- n-channel MOSFET에 적합

​- p-channel MOSFET에서는 문제점 야기

-> 해결방안) P+ poly-Si gate 사용

 

[refractory metal gate]

- 도핑된 poly-Si 대체

- 녹는점이 높음

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<게이트 capacitance>

[낮은 VT (게이트 영역)]

• 문제

낮은 VT와 높은 드라이브 전류 

• 해결 방안

Ci를 높이면 됨

(∵작은 전압으로 channel의 inversion가능!)

-> p-channel과 n-channel 모두 VT가 낮아짐

[높은 VT(필드 영역)]

• 문제

trainsistor과 trainsistor를 연결하기 위해 field 영역이 형성되어 있음

-> field 영역에 기생channel인 transistor과 유사한 구조가 형성될 수 있음 (불가피한 inversion층)

• 해결방안

field 영역에 VT를 높이기

=> 굉장히 두꺼운 절연층 이용!

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<Ion implantation>

- 굉장히 정밀하게 불순물을 주입할 수 있어 문턱 전압 조절에 가장 유용!

=>  ex) Boron 도핑

p- channel : VT 크기 감소

n- channel : VT 크기 증가

- ion implatation 장치

이온이 전류와 자기장 관계때문에 휘어지게 되면서 implant됨!

- 높은 dose로 implantation시, channel의 VT 조절 가능

=> 반대 type의 dopant를 주입해서 enhancement-mode FET에서 depletion-mode FET로 만들 수 있음

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<기판 바이어스 효과>

[바디효과]

- 기판과 source 사이에 역방향 전압이 가해짐

(ex) P-Si (VB)에 (-) 전압 가해짐)

-> source-channel 접합의 potential 장벽이 높아지게됨

-> inversion층을 형성하기 위해 더 큰 양의 전압이 gate에 가해져야 함

-> 문턱전압 증가

[문턱 전압의 변화량]

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