<HKMG (High-K Metal Gate>
- HKMG 통합 솔루션
- 문제점
셀(Cell) 공정이 미세화 됨에 따라 셀을 구동하는 주변 회로의 면적이 줄어듬
-> 전하를 공급하는 트랜지스터의 크기가 줄어들면서 게이트 절연막의 두께가 감소
-> 기존 모바일용 D램의 절연막 소재인 SiON의 속도와 효율성 측면에서 문제 발생
- High-k 물질 적용
- 장점
동일한 면적과 두께에서 High-K 물질을 적용한 절연막은 기존의 실리콘옥사이드보다 5배 더 많은 전하를 모을 수 있음
-> 이를 통해 절연막의 두께와 누설 전류를 감소시킬 수 있음
- 단점
1. 일반적으로 SiO2에 비해 낮은 Eg을 가짐
-> 터널링 장벽의 폭이 넓은 반면 높이가 낮음
2. Si과 high-k 절연층의 전기적 계면이 좋지 않음
-> 해결방안 ) 얇은 interfacial SiO2층을 Si과 high-k 절연층 사이에 기름
- Metal Gate의 적용
=> 높은 유전율을 가진 게이트 산화물과 금속 전극을 결합한 HKMG 통합 솔루션을 개발!
https://news.skhynix.co.kr/post/pathfinder-1-hkmg
<향상된 채널 이동도 물질과 strained Si FET> >
- HEMT (HIgh Electron Mobility Transistor)
- 문제점
1. 도핑 농도가 높음 -> 낮은 전자 이동도
2. 높은 전자이동도 -> carrier가 많아야 함
=> 1. 과 2. 가 상충이 됨!
- 해결방안
도핑이 된 넓은 밴드갭을 가진 물질 사이에 얇은 도핑이 거의 되어 있지 않은 반도체 물질을 기름 (샌드위치 형태)

-> 도핑이 된 물질에서 도핑이 되지 않은 물질로 carrier가 이동
-> carrier가 많아진 도핑이 되지 않은 channel에서는 불순물에 의한 산란이 거의 없어 높은 전자 이동도를 얻을 수 있음
- 3족-5족 n-MOSFET, Ge p-MOSFET
- Si보다 전자 이동도가 높음
-> 하지만, Source와 Drain의 도핑이 Si에서만큼 높게 되지 않아서 높은 Source와 Drain 저항을 가짐
- Si보다 낮은 Eg로 인해 누설 전류가 큼
- strained Si FET
- Si이 아닌 다른 물질로 높은 이동도를 가지게 만들 수 있지만, Si이 널리 쓰이는 이유는 싸고 흔하기 때문에 가장 많이 사용!
=> strained Si FET - Si으로 채널 이동도 높이는 방법
- 기계적인 stain을 반도체에 가해 전하 이동도를 향상

=> 인장 응력 : μn 향상
압축 응력 : μp 향상

<SOI MOSFET>
- SOI (Silicon On Insulator)
- bulk Si 기판 위, 절연성의 Buried Oxide(BOX) 층 위에 얇은 Si 단결정 박막에 MOSFET제작

- 장점
- 주변 MOSFET들과 전기적으로 분리
-> 고속 동작 및 전력 소모 대폭 개선
- 하부의 BOX를 이용해 누설 전류를 구조적으로 차단
- 소스와 드레인, Body 사이에 생성되는 capacitance가 Box에 의해 발생하지 않아서 총 capacitace를 줄일 수 있음
- Box를 통해 Alpha particle에 의한 오작동 발생을 줄일 수 있어 SER(Soft Error Rate)를 줄일 수 있음
<FinFET>
- FinFET

- 기존 평면(2D) 구조의 한계를 극복하기 위해 도입된 입체(3D) 구조의 공정 기술
- Gate와 Channel과의 접점이 클수록 효율 증가
- GAA(Gate All Around)

- 나노와이어를 사용하여 전압 스케일링을 개선
-> 그러나, 누설 전류로 인하여 근본적으로 그 장점이 부각되지 않음
=> MBCFETTM(Multi Bridge Channel Field Effect Transistor)

- 나노와이어는 충분한 전류를 공급하기 위해 많은 수의 스택을 필요
-> 그러나, 각각의 나노 시트 기반 MBCFETTM은 적은 수의 스택으로 더 큰 채널 폭을 확보하고 더 큰 전류를 구동해서 GAA의 한계를 극복
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