반도체 이론 (44) 썸네일형 리스트형 EUV 포토공정 - PR 즉, 감광액에 현상을 진행 - 감광액은 빛에 의해 그 성질이 바뀌며 이에 따라 두 종류로 나눌 수 있음 ( Positive PR / Negative PR ) - 빛을 이용하기 때문에 빞의 성질에 의해 발생하는 여러가지 한계점이 있음 회절과 간섭에 의한 왜곡 마스크를 지나면서 그림처럼 회절과 간섭 현상이 발생해 원하는 모양이 제대로 새겨지지 않는 것 => 해결방안) 사용하는 빛의 파장을 줄여야 함 EUV (Extreme Ultra Violet) - 레이저를 떨어지는 주석(Sn)에 정확하게 맞춰 플라즈마를 만들고, 그 플라즈마에 의해 생산된 빛을 거울로 모은 것 - 빛의 파장이 짧아 직진성이 강하지만, 렌즈를 통과할 때 빛이 흡수되어버리는 흡수율도 상대적으로 높음 그렇기에 이전과 같이 렌즈.. CMOS CMOS 상호 보완하며 움직이는 n- MOSFET과 p-MOSFET 두 종류의 스위치로 논리 연산하는 회로를 구성하는 것 => 공정 수 2배 but, 낮은 전력 소모의 장점 때문에 많이 사용 CMOS inverter => 0이 들어가면 1이 나오고, 1이 들어가면 0이 나오게 되므로 논리 회로에서 NOT 논리 연산을 수행하는 '인버터'가 됨! https://news.skhynix.co.kr/post/rino-choi-column-3 [반도체의 이해 3편] 로직 칩 전성시대를 연 MOSFET 그리고 CMOS (3/7) 반도체는 폰노이만 구조 기반 시스템에 쓰이는 부품으로 활용도가 생기며 엄청난 발전을 이뤘다. 이후 연산과 제어를 담당하는 로직 회로와 데이터 등 정보를 저장하는 메모리로 나뉘게 되었다 new.. 금속 배선 공정 요구 조건 - 낮은 면저항 -> voltage drop과 propagation delay 최소화 - 열적 안정성이 좋아야 함 - 식각 선택성 좋아야 함 - oxide에 부착성이 있어야 함 - 장기간 신뢰성이 높아야 함 barrier의 사용 metal-semiconductor 접합 ohmic 접합 semicontuctor에서 metal로 양방향 이동 schottky 접합 semicontuctor에서 metal로 한방향 이동 -> off상태시, 전하 수송이 어려움 특징 장점 단점 - 상대적으로 값이 저렴 - SiO2에 대한 부착성이 좋음 - 낮은 면저항 - deposit과 etching 쉬움 - junction spiking - electromigration - 부식 - 낮은 녹는점 junction spik.. High-K 목적 - D램 셀(Cell)의 크기가 미세화 → D램 셀 캐퍼시터(Capacitor)의 면적은 작아지더라도 요구되는 정전 용량(Capacitance)*은 유지해야 하는 기술적 한계 발생 → 해결방안) 높은 유전상수(K)와 낮은 누설 전류 특성을 가진 초박막 유전체(Dielectric, DE) 개발 https://news.skhynix.co.kr/post/rtc-ultra-thin-layer-dielectric EOT - 기존 실리콘 산화막(SiO2)과 동일한 정전 용량을 가질 때의 고유전율(high-k) 재료의 두께 - 기존 SiO2 대비 고유전율(high-k) 물질이 어느 정도의 두께를 가지는지 가늠하기 위해 사용 ⇒ 캐패시턴스가 같아도 SiO2와 high-k 물질의 k값이 다르기 때문에, high-K.. ALD 개념 SLG(Self-Limiting Growth) 방식으로 원자층을 한층 한층 쌓아 올려 막을 형성하는 방법 방식 self-limited growth 웨이퍼 프로세싱 시에 아무리 소스를 많이 공급을 해도 원자층은 1개 층만 쌓이는 것을 의미 특징 1. conformality가 좋음 2. 원자 scale에서 두께 조절이 쉬움 3. atomic 수준의 조성 제어가 가능 4. large area uniformity 5. CVD보다 작은 불순물 6. CVD보다 낮은 성장 온도 활용 - 나노 스케일 3D 구조의 경우, 높은 AR로 증착할 수 있는 기능이 필요 -> ALD가 유일한 해결책! - HIGH-K 기반 나노 라미네이트 - 최신 DRAM 구조의 표준 소재 - 로직 소자 제작 공정 - DRAM 메모리 소자 .. Advanced MOSFET Structure HKMG 통합 솔루션 문제점 셀(Cell) 공정이 미세화 됨에 따라 셀을 구동하는 주변 회로의 면적이 줄어듬 -> 전하를 공급하는 트랜지스터의 크기가 줄어들면서 게이트 절연막의 두께가 감소 -> 기존 모바일용 D램의 절연막 소재인 SiON의 속도와 효율성 측면에서 문제 발생 High-k 물질 적용 - 장점 동일한 면적과 두께에서 High-K 물질을 적용한 절연막은 기존의 실리콘옥사이드보다 5배 더 많은 전하를 모을 수 있음 -> 이를 통해 절연막의 두께와 누설 전류를 감소시킬 수 있음 - 단점 1. 일반적으로 SiO2에 비해 낮은 Eg을 가짐 -> 터널링 장벽의 폭이 넓은 반면 높이가 낮음 2. Si과 high-k 절연층의 전기적 계면이 좋지 않음 -> 해결방안 ) 얇은 interfacial SiO2층을.. Short Channel Effect [Moore's law] 매 2년마다 집적회로의 집적도가 2배씩 증가 => 하지만, 현재에는 한계가 온 상태! [scaling down의 이점] MOSFET의 scale이 K배만큼 감소 -> 'Circuit delay time'은 1/k이 됨 'Power dissipation'은 1/K2이 됨 'current density'는 K가 됨 'Power density'는 1이 됨 => 집적도, 속도, 전력 소모 등의 향상 [Short Channel Effect] MOSFET에서 source와 drain사이의 거리가 좁아짐 -> 전류 조절 기능 상실 원인 - transistor size가 작아짐 -> channel의 길이가 짧아짐 -> electric field가 강해짐 -> 전자가 매우 높은 운동E를 .. 문턱전압조절 1. Φms metal과 semiconductor의 workfunction차이로 인해 발생 -> 게이트 전극 종류에 따라 조절 가능 2. ΦF Ei와 Ef의 차이 -> 기판 도핑 방법에 따라 조절 가능 3. Qi effective interface charge -> 적절한 산화 방법 또는 Si 결정 방향에 따라 조절 가능 4. Qd depletion charge (qNaW) -> 기판 도핑 정도에 따라 조절 가능 5. Ci 절연체의 캐패시턴스 -> 절연층 두께와 유전상수에 따라 조절 가능 [Aluminum Gate] - 1960년대 초창기 MOSFET에서 사용 - Gate를 낮은 녹는점을 가진 Al로 제작 -> 도핑이 완료된 후, Gate를 증착 => self-alinged source/drain 형성에.. 이전 1 2 3 4 5 6 다음
