전체 글 (44) 썸네일형 리스트형 NAND FLASH DRAM Structurecell 영역 (Bank > Mat > Cell) + peri 영역 (cell 동작을 위한 영역) NAND Structure cell 영역 (Plane > Block > Page) + peri 영역 (cell 동작을 위한 영역)2D -> 3D원인)- 많은 용량 요구- 낮은 비용 요구=> 3D 구조를 통해 수직으로 쌓아 올려 높은 용량을 확보하면서 동시에 비용을 낮출 수 있음종류 한 cell당 얼마의 정보를 저장할 수 있는지에 따라 다음과 같이 나뉘어 짐SLC (Single level cell) -> MLC (Multi level cell) -> TLC (Triple level cell) -> QLC (Quadruple level cell)=> 신뢰성이 나빠지는 문제를 해결하는 .. Test (1) test 공정- 제품의 성능과 기능이 고객의 요구 수준에 적합한지 검사- 전기적 특성 검사를 할 수 있는 장비를 이용하여 제품의 양품과 불량품을 판별하는 행위 test 분류1) test 방식- DC test ; 간단한 전류 측정- function test ; 메모리 cell의 기능 측정- AC test ; 속도 측정2) test 온도- hot test- cold test- room test=> 고객 온도보다 5~10도 이상에서 test 진행3) test 속도- core test ; nomal한 조건으로 test / tester 가격 쌈- high speed test ; 최대 속도로 test / tester 가격 비쌈4) test 공정- wafer test ; 전공정 후 진행- PKG test ; 패키징 .. CMOS process flow_ILD and contact hole/Metal (7) ILD and contact hole1) Inter-layer dielectric (ILD) deposition- PECVD2) ILD CMP4) Photolithography- 목적) 금속이 들어가야하는 부분 노출 => via, contact hole5) SiO2 etching- Dry etching (an-isotropic RIE)6) PR strip (8) Metal1) Barrier metal deposition2) Metal depositon- PVD3) Photolithography4) Metal etching- Dry etching (an-isotropic RIE)5) PR strip- Oxygen plasma ashing + IMD (Inter-Metal Dielectric)=> P.. CMOS process flow_Salicide Salicide (Self Aligned Silicide)- 금속과 Si을 반응시켜 합금을 만드는 공정- 목적) 금속을 연결할 때, 전류는 Si을 따라서 흐름but, Si의 저항이 금속보다 크기 때문에 전압 loss가 발생할 수 있음-> Salicide 공정을 통해 합금을 만들어서 전압 loss 최소화 (6) Salicide 1) Pre-metal clenaing- BHF dip=> 산화막이 있으면 안되기 때문에 불산에 담금2) Ti(or Ni) deposition- PVD(Sputtering)3) 1st silicidation (열처리)- 650도, 30sec4) Un-reacted Ti strip- SPM, 80도5) 2nd silicidation (열처리) - 850도, 30sec∴ Ti + Si .. CMOS process flow_LDD implantation/HDD implantation (4) LDD(Lightly Doped Drain) implantation1.=> nsd(n-MOS source/drain) Mask1) Photolithography2) Ion implantation- As, 20keV, 5x10^14cm^-23) PR strip(cf) p-MOS의 body도 doping 진행!) LDD- 집적도가 향상됨에 따라 Channel Size가 점점 더 작아지고 Long Channel MOSFET에서는 크게 영향을 미치지 못했던 Pinch off 영역이 Short Channel MOSFET에서 강한 전기장에 의해 누설 전류를 유발하고, Hot Carrier Effect와 같은 SCE 효과를 극대화 시킴-> 이를 억제하기 위해서 전기장을 완화활 필요가 있었고. Light한 Do.. CMOS process flow_gate stack deposition and patterning (3) gate stack deposition and patterning1.1) Buffer oxide strip=> channeling 방지를 위한 oxide 제거(∵ gate oxide는 퀄리티가 매우 좋아야하기 때문) 2. 1) Pre-furnace cleaning- SPM, SC1, SC2, DHF2) Gate oxisation- thermal oxidation- thickness : ~50Å 3) Poly-Si deposition- LPCVD - thickness : ~2500Å - 목적) gate 전극 형성을 위해- doping (고농도) 3. 1) Photolithography 4. 1) Poly-Si etching- Dry etching (an-isotropic RIE)- end-point.. CMOS process flow_well formation (2) Well Formation1. => n-well Mask1) Photolithography- HMDS- PR coating- Soft Bake- Align and exposure- PEB- Develop- Hard nake2) Ion implantation- Phosphorus, 120keV, 6x10^12cm^-23) PR strip- Oxygen plasma ashing- H2SO4 strip 2.=> p-well Mask1) Photolithography- HMDS- PR coating- Soft Bake- Align and exposure- PEB- Develop- Hard nake2) Ion implantation- Boron, 80keV, 6x10^12cm^-23) PR strip- O.. CMOS process flow_isolation (1) isolation (Active Define, STI) 이전 1 2 3 4 5 6 다음
